中国信用网站建设的重要性,开网店怎么开,上海工作网站,网络营销收获与体会文章目录 一、实验环境二、实验任务三、实验过程3.1 编写verliog程序3.2 引脚配置 四、仿真4.1 仿真代码4.2仿真结果 五、实验结果六、总结 一、实验环境
quartus18.1 vscode Cyclone IV开发板
二、实验任务
每间隔1S实现led灯的亮灭#xff0c;实现流水灯的效果。
三、实… 文章目录 一、实验环境二、实验任务三、实验过程3.1 编写verliog程序3.2 引脚配置 四、仿真4.1 仿真代码4.2仿真结果 五、实验结果六、总结 一、实验环境
quartus18.1 vscode Cyclone IV开发板
二、实验任务
每间隔1S实现led灯的亮灭实现流水灯的效果。
三、实验过程
3.1 编写verliog程序
//每间隔1S实现LED的亮灭
module led(input clk ,input rst_n ,output reg [3:0] led
);//计时1S
//parameter CNT0_2S 24d9;//如果要进行仿真的话就使用这个计数器
parameter CNT0_2S 24d9_999_999;
reg [23:0] cnt ;//保存时钟上升沿的个数
reg [1:0] state ;always (posedge clk or negedge rst_n) begin//对寄存器赋值要使用alwaysif(!rst_n)begincnt 24d0;endelse if(cnt CNT0_2S)begincnt 24d0;endelse begincnt cnt 1d1;end
endalways (posedge clk or negedge rst_n) beginif(!rst_n)beginstate 2d0;endelse if(state 2d3 cnt CNT0_2S)beginstate 2d0;endelse if(cnt CNT0_2S)beginstate state 1d1;end
endalways (posedge clk or negedge rst_n) beginif(!rst_n)beginled 4b0000;endelse begincase (state)2d0: led 4b0001;2d1: led 4b0010;2d2: led 4b0100;2d3: led 4b1000;default:led 4b0000;endcaseend
end//0001,0010,0100,1000,0001
// always (posedge clk or negedge rst_n) begin
// if(!rst_n)begin
// led 4b0001;
// end
// else if(cnt CNT0_2S)begin
// led {led[2:0],led[3]};//使用位拼接可以更简单的实现流水灯
// end
// else begin
// led led;
// end
// end
endmodule3.2 引脚配置 四、仿真
4.1 仿真代码
timescale 1ns/1ns
module led_tb();reg clk;reg rst_n;wire [3:0] led;always #10 clk ~clk;initial beginclk 1b0;rst_n 1b0;#10 rst_n 1b1;#1000 $stop ;
endled u_led(.clk (clk),.rst_n (rst_n),.led (led)
);endmodule4.2仿真结果 五、实验结果 六、总结
本次实验主要是学习verilog的基础语法掌握计数器的编写以及时序逻辑的设计方法。另外在进行仿真的时候需要修改计数器的大小因为我们仿真设计的是延时1000ns如果不把计数器改小的话就只能看到最开始的0001的状态就无法判断逻辑是否出错。
